串?dāng)_（CrossTalk)是指PCB上不同網(wǎng)絡(luò)之間因較長的平行布線引起的相互干擾，主要是由于平行線間的分布電容和分布電感的作用?？朔?dāng)_的主要措施有：

加大平行布線的間距，遵循3W規(guī)則。

在平行線間插入接地的隔離線。

減小布線層與地平面的距離。

3W規(guī)則

為了減少線間串?dāng)_，應(yīng)保證線間距足夠大，當(dāng)線中心間距不少于3倍線寬時(shí)，則可保持70%的電場(chǎng)不互相干擾，稱為3W規(guī)則。如要達(dá)到98%的電場(chǎng)不互相干擾，可使用10W的間距。

實(shí)際PCB設(shè)計(jì)中，3W規(guī)則并不能完全滿足避免串?dāng)_的要求。

按實(shí)踐經(jīng)驗(yàn)，如果沒有屏蔽地線的話，印制信號(hào)線之間大于lcm以上的距離才能很好地防止串?dāng)_，因此在PCB線路布線時(shí)，就需要在噪聲源信號(hào)（如時(shí)鐘走線）與非噪聲源信號(hào)線之間，及受EFTlB、ESD等干擾的“臟“線與需要保護(hù)的“干凈”線之間，不但要強(qiáng)制使用3W規(guī)則，而且還要進(jìn)行屏蔽地線包地處理，以防止串?dāng)_的發(fā)生。

此外，為避免PCB中出現(xiàn)串?dāng)_，也應(yīng)該從PCB設(shè)計(jì)和布局方面來考慮，例如：

1.根據(jù)功能分類邏輯器件系列，保持總線結(jié)構(gòu)被嚴(yán)格控制。

2.最小化元器件之間的物理距離。

3.高速信號(hào)線及元器件（如晶振）要遠(yuǎn)離I/()互連接口及其他易受數(shù)據(jù)干擾及耦合影響的區(qū)域。

4.對(duì)高速線提供正確的終端。

5.避免長距離互相平行的走線布線，提供走線間足夠的間隔以最小化電感耦合。

6.相臨層（微帶或帶狀線）上的布線要互相垂直，以防止層間的電容耦合。

7.降低信號(hào)到地平面的距離間隔。

8.分割和隔離高噪聲發(fā)射源（時(shí)鐘、I/O、高速互連），不同的信號(hào)分布在不同的層中。

9.盡可能地增大信號(hào)線間的距離，這可以有效地減少容性串?dāng)_。

10.降低引線電感，避免電路使用具有非常高阻抗的負(fù)載和非常低阻抗的負(fù)載，盡量使模擬電路負(fù)載阻抗穩(wěn)定在loQ～lokQ之間。因?yàn)楦咦杩沟呢?fù)載將增加容性串?dāng)_，在使用非常高阻抗負(fù)載的時(shí)候，由于工作電壓較高，導(dǎo)致容性串?dāng)_增大，而在使用非常低阻抗負(fù)載的時(shí)候，由于工作電流很大，感性串?dāng)_將增加。

11.將高速周期信號(hào)布置在PCB酌內(nèi)層。

12.使用阻抗匹配技術(shù)，以保BT證信號(hào)完整性，防止過沖。

13.注意對(duì)具有快速上升沿(tr≤3ns)的信號(hào)，進(jìn)行包地等防串?dāng)_處理，將一些受EFTlB或ESD干擾且未經(jīng)濾波處理的信號(hào)線布置在PCB的邊緣。

14.盡量采用地平面，使用地平面的信號(hào)線相對(duì)于不使用地平面的信號(hào)線來說將獲得15～20dB的衰減。

15.信號(hào)高頻信號(hào)和敏感信號(hào)進(jìn)行包地處理，雙面板中使用包地技術(shù)將獲得10～15dB的衰減。

16.使用平衡線，屏蔽線或同軸線。

17.對(duì)騷擾信號(hào)線和敏感線進(jìn)行濾波處理。

18.合理設(shè)置層和布線，合理設(shè)置布線層和布線間距，減小并行信號(hào)長度，縮短信號(hào)層與平面層的間距，增大信號(hào)線間距，減小并行信號(hào)線長度（在關(guān)鍵長度范圍內(nèi)），這些措施都可以有效減小串?dāng)_。